AMD incorporará soporte nativo para Universal Chiplet Interconnect Express (UCIe) 1.1 en determinados dispositivos Versal RF Series. La tecnología permitirá que estos SoC adaptativos se comuniquen directamente con chiplets especializados integrados dentro del mismo paquete.
Los primeros dispositivos admitirán hasta seis interfaces UCIe y ofrecerán un ancho de banda agregado de varios terabits por segundo. AMD prevé que los chiplets de producción estén disponibles con determinados Versal RF Series durante el cuarto trimestre de 2027.
Admin
Hasta seis interfaces UCIe en Versal RF
Los dispositivos compatibles incorporarán hasta cuatro interfaces independientes UCIe-SP, destinadas a encapsulados estándar, y hasta dos UCIe-AP para encapsulados avanzados. La conexión podrá utilizarse con chiplets para conversión RF, aceleración de IA, CPU, cómputo especializado mediante GPU, seguridad, comunicaciones y funciones ASIC específicas.
UCIe corresponde a un estándar abierto orientado a conectar componentes de silicio heterogéneos dentro de un mismo paquete, incluso cuando proceden de distintos proveedores. AMD plantea esta arquitectura como alternativa a determinadas conexiones a nivel de placa y al desarrollo de nuevos SoC monolíticos para cada aplicación.
Kirk Saban, VP corporativo de Producto, Software y Soluciones de AMD Embedded, señaló:
“La industria de semiconductores está entrando en una nueva era donde la innovación está cada vez más impulsada por arquitecturas de chiplets [...] AMD Versal RF Series está en una posición única para aprovechar la conectividad UCIe, aportando una arquitectura de cómputo heterogéneo con hasta 80 TOPS de DSP y convertidores RF integrados [...]”.
Admin
Una plataforma modular para RF e IA
Versal RF Series integra convertidores RF de alta resolución, bloques dedicados de procesamiento digital de señales, AI Engines y lógica programable. La plataforma alcanza hasta 80 TOPS de cómputo DSP heterogéneo, según AMD.
La compañía sostiene, sobre la base de análisis internos, que UCIe puede reducir la latencia y mejorar la eficiencia energética frente a sus interfaces serializadas GTM2 a nivel de placa. También apunta a reutilizar IP de silicio existente y reducir la complejidad del desarrollo de sistemas basados en chiplets.
Admin
